可综合语句及其对应电路结构

发表于 2022-08-23 更新于 2022-09-11 分类于 FPGA 阅读次数：
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1.1 wire和reg

wire会被综合为一截导线,reg会被综合为一个寄存器.

always @(posedge clk) begin 
    q <= d;
end

if会被总综合为一个二选一选择器。

case会被综合成n选一多路器。

if语句和组合逻辑下的case语句，他们的条件是有优先级的，从上到下优先级递减。
优先级：越靠近输出，优先级越高。if else 结构if的优先级最高；多if 结构最后一个if优先级最高。

always @(posedge clk) begin 
    if(sel) 
        q <=a;
    else
        q <=b;
end

未完待续，待补齐Verilog综合之后电路原理图…